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IBM 發表 0.7 奈米（7 埃）Nanostack 晶片技術，宣稱這是全球第一個 sub-1 奈米晶片技術。這項突破的重點不只是節點數字再往前推進，而是 IBM 試圖在 Nanosheet 之後，以全新的垂直堆疊電晶體架構，讓電晶體微縮從平面走向 Z 軸方向，為未來十年的先進製程開啟新路線。
IBM 表示，Nanostack 可在指甲大小的晶片中封裝近 1000 億個電晶體，密度約為 2 奈米晶片的 2 倍。相較現有 2 奈米技術，Nanostack 最高可帶來 50％性能提升，或在相同性能下達到 70％能效提升；SRAM 微縮最多也可改善 40％，這對高度仰賴快取與高速記憶體的 AI 晶片與高效能運算系統來說，具有關鍵性的意義。
從平面微縮走向垂直堆疊
IBM Research Director 暨 IBM Fellow Jay Gambetta 表示，半導體是現代生活的基礎，支撐 AI 系統、雲端基礎設施、網路與關鍵系統。隨著 AI 運算需求快速增加，產業需要更高運算性能，但不能讓能源消耗同步失控。
IBM 矽晶體科技研發副總 Huiming Bu 指出，電晶體自 1959 年問世以來，產業 60 多年來主要沿著 X 軸與 Y 軸方向縮小電晶體。 Nanostack 的意義在於，產業第一次能夠在垂直方向堆疊並交錯排列電晶體，讓微縮進入 Z 軸方向。
這代表先進晶片技術的演進，不再只是把既有結構做得更小，而是重新設計電晶體在晶片空間中的配置方式。對逐漸逼近物理極限的半導體產業來說，這是繼 FinFET 、 Nanosheet 之後，又一次電晶體架構的重大轉折。
Nanostack 建立在 Nanosheet 基礎上
IBM 過去曾提出 Nanosheet 架構，並在 2021 年發表 2 奈米晶片技術。如今 Nanosheet 已成為先進晶圓代工廠在 3 奈米與 2 奈米世代的重要基礎。 Nanostack 則是在此基礎上，進一步將 Nanosheet 電晶體上下堆疊，形成新的元件平台。
Huiming Bu 說明，Nanosheet 電晶體中每片 sheet 厚度約 5 奈米，約等於 15 個矽原子，sheet 之間的距離約 9 奈米。與 FinFET 相比，Nanosheet 採用全環繞閘極電晶體，閘極能包覆所有 sheet，因此可提供更好的閘極控制，降低微縮過程中的漏電問題。
Nanostack 的不同之處在於，它不是單純在同一平面內排列 Nanosheet，而是透過薄介電鍵合技術，將上層與下層 FET 堆疊並交錯排列。每個電晶體的正面與背面都能分別連接訊號與電源，上層與下層 FET 也可獨立開發與最佳化。
在驗證方面，IBM 透過 CMOS 整合中的超薄介電鍵合、雙通道工程 (dual-channel engineering) 能力，以及功能性 CMOS 反相器 (inverter) 的運作與預期切換效能，證實 Nanostack 不僅能被實際製造，也能支援真實運算，相關架構成果已於 VLSI 2025 發表。
密度與 SRAM 改善成為突破關鍵
IBM 指出，Nanostack 可讓電晶體在相同面積中更有效率地排列，進而提高晶片密度。 Jay Gambetta 表示，這項技術可在指甲大小的晶片上封裝近 1000 億個電晶體，密度約為 2 奈米晶片的 2 倍。
除了邏輯電晶體密度提升外，SRAM 微縮也是此次發表重點。 IBM 在 VLSI 2026 發表的研究中展示，Nanostack 相較 2 奈米技術最多可帶來 40％的 SRAM 微縮改善。 Huiming Bu 指出，這種幅度是設計社群十多年來少見的進展，尤其在高效能運算中，快取非常難以擴展，SRAM 密度提升可為未來 AI 晶片的快取設計、記憶體階層與資料搬移效率帶來新機會。
這也讓 Nanostack 的影響不只停留在製程節點競賽，而是可能進一步改變 AI 加速器、 CPU 、 GPU 與資料中心處理器的設計方式。
回應 AI 資料中心的功耗挑戰
AI 基礎設施正快速推高資料中心對運算能力的需求，但電力成本、散熱與能效已成為產業必須面對的瓶頸。 Jay Gambetta 表示，隨著 Nanostack 擴展，IBM 預期可看到更高效率、更大型的 AI 加速器。
Huiming Bu 也指出，AI 運算需要更高性能，但沒有人希望支付更高電力帳單。 Nanostack 相較今天最先進的 2 奈米晶片，可帶來最高 50％性能提升；若選擇管理功耗，則可降低 70％電力消耗。這使其不只適用於 AI，也可能用於 CPU 、 GPU 、行動晶片與 SRAM 等多種應用。
IBM 認為，Nanostack 具有通用技術平台的特性，但不同應用仍會依需求客製化。 Huiming Bu 表示，產業中最需要高性能、同時又必須管理功耗的領域，可能會最先採用這項技術。
製造仍面臨材料、微影與散熱挑戰
雖然 Nanostack 展現重大突破，但要走向量產仍需克服多項製造挑戰。 Huiming Bu 說明，Nanostack 採用序列整合與晶圓級鍵合，透過薄介電層進行多次晶圓鍵合，這是 IBM 開發的關鍵創新之一。
在微影技術方面，Huiming Bu 表示，High NA EUV 將扮演關鍵角色，IBM 已將其納入 7 埃與 5 埃技術規劃中，也正在評估金屬氧化物光阻搭配 High NA EUV，以實現所需特徵尺寸。 Jay Gambetta 也補充，IBM 正在安裝 High NA EUV 工具，並認為它也可能進一步改善 Nanosheet 。
這項研究在 IBM 位於美國紐約 Albany 的半導體研究中心進行，該中心即將導入由 ASML 開發的 High NA EUV 微影工具；IBM 也與 Lam Research 、 Tokyo Electron (TEL) 及 SCREEN Semiconductor Solutions 共同開發新的 High NA EUV 製程與工具，目前已產出可運作的元件。
材料也是 Nanostack 的重要彈性來源。由於上層與下層 FET 可獨立最佳化，通道材料、介電材料與金屬材料都可能依不同元件需求調整。不過 Huiming Bu 也提醒，新材料導入半導體製造往往需要多年驗證，過去 high-k metal gate 導入製造就花了約 15 年。
此外，垂直堆疊也會帶來熱管理挑戰。 Huiming Bu 指出，背面供電網路與新的熱解決方案，將與 Nanostack 及未來多層堆疊願景密切相關。 IBM 正在開發新的熱管理技術，以支撐更複雜的堆疊結構。
IBM 目標未來 5 年投入生產
IBM 表示，Nanostack 不是一次性的創新，而是一個能支撐未來多個世代微縮的電晶體平台，從 7 埃、 5 埃、 3 埃一路推進到 1 埃。 Huiming Bu 指出，IBM 將持續改善並測試這些晶片，使其更成熟，目標是在未來 5 年內準備投入生產。
在商業化路徑方面，IBM 目前仍聚焦協助日本晶圓代工廠 Rapidus 建立並擴展 2 奈米製造能力。對於 Nanostack 是否授權或轉移給 Rapidus 或其他晶圓代工夥伴，IBM 尚未揭露具體計畫。
不過 IBM 強調，Nanosheet 已被所有領先晶圓代工廠採用，成為先進製程的重要基礎。 Jay Gambetta 表示，IBM 期待 Nanostack 成為下一次技術跳躍，隨著技術逐步接近製造與合作夥伴關係，進一步推動產業轉型。
同步布局量子代工 Anderon
除了先進邏輯製程，IBM 近期也宣布計畫成立 Anderon，這是全球第一家純量子代工 (pure-play quantum foundry) 公司，將以獨立公司形式運作。 Anderon 將結合 IBM 在量子運算與半導體領域的專業，協助美國製造全球大部分的量子晶圓。
0.7 奈米不是單一實體尺寸
值得注意的是，0.7 奈米並不代表晶片中某個單一結構尺寸就是 0.7 奈米。 Huiming Bu 說明，今日技術節點名稱已與金屬半間距、閘極長度等實體特徵脫鉤，節點名稱更像是半導體產業用於世代比較與技術定位的方式。
以 Nanostack 來看，IBM 揭露的關鍵尺寸包括每片 Nanosheet 厚約 5 奈米、約 15 個原子，以及 sheet 之間約 9 奈米距離。也就是說，0.7 奈米代表的是 IBM 對下一代埃級技術平台的節點定位，而非單一元件尺寸。
半導體微縮的新典範
從 FinFET 到 Nanosheet，再到 Nanostack，IBM 試圖再次推動電晶體架構轉型。 Nanostack 的重大意義，在於它讓半導體微縮不再只依賴平面縮小，而是透過垂直堆疊打開新的發展方向。
若 Nanostack 能如 IBM 規劃，在未來數年逐步走向量產，它將不只是 0.7 奈米技術發表，而可能成為 AI 晶片、資料中心運算與先進製程競爭的新分水嶺。對面臨能源效率與效能雙重壓力的 AI 時代來說，這項埃級電晶體平台可能代表下一個十年的半導體關鍵突破。