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半導體產業正逼近矽製程的物理極限，但推動電晶體微縮的核心動力「摩爾定律」並未停下腳步。 IBM Research 在最新公開的技術藍圖中，描繪了一條從 2nm 世代延伸到埃米尺度 (Å-scale) 節點的路線，並將 NanoStack 視為 7Å及更先進節點的重要 3D CMOS 微縮路徑。本文整理這份藍圖與兩篇 VLSI 技術論文的內容，說明 sub-1nm 世代的電晶體將如何被製造，以及對企業 IT 基礎設施的長期意義。
摩爾定律走進「埃米時代」
過去數個世代，邏輯單元的微縮主要靠後段製程 (Back-End-Of-Line, BEOL) 金屬間距縮小、主動區上方接點 (Contact Over Active Gate) 與鰭片數量精簡來達成。然而當單元高度 (Cell Height) 進入 100nm 以下時，傳統微縮的效益開始遞減。
IBM 的藍圖把節點命名從奈米 (nm) 推進到埃米（Å，1Å等於 0.1nm）：2nm 之後依序是 1.4nm 、 1nm，再進入 7Å、 5Å、 3Å、 2Å乃至 1Å的世代，對應時間軸涵蓋 2025 年到 2040 年。每個節點都搭配一項關鍵技術轉折：
- 2nm：導入背面供電網路 (Backside Power Delivery Network, BPDN)
- 1.4nm：採用高數值孔徑極紫外光微影 (High-NA EUV)
- 7Å：進入 3D 循序整合 (3D Sequential Integration)
- 2Å：邁向多層堆疊 (Multistack)
從鰭式電晶體到奈米片：架構演進的三個階段
電晶體結構的演進大致可分為三代：
- 平面式場效電晶體：最早期的結構，閘極僅能從單一面控制通道。
- 鰭式場效電晶體 (FinFET)：把通道立起來形成鰭狀 (Fin) 結構，閘極從三面包覆通道，形成三閘極 (Tri-Gate) 結構，大幅改善通道控制能力。
- 閘極全環繞 (Gate-All-Around, GAA) 奈米片：閘極以環繞方式 (Wrap-Around Gate) 完全包覆堆疊的奈米片 (Nanosheet) 通道，進一步提升驅動電流與漏電控制。 GAA 奈米片由 IBM 率先提出，目前已被產業廣泛採用。
NanoStack 則是下一步：在 GAA 奈米片的基礎上，把 N 型與 P 型電晶體沿垂直方向堆疊，藉此再一次提升電晶體密度。
NanoStack：用「循序堆疊」把電晶體疊起來
當單元高度縮小到 100nm 以下，奈米片會因為主動區寬度 (Active Width) 受限而失去競爭力，這正是把 N 型與 P 型場效電晶體上下堆疊的轉折點。 NanoStack 採用循序整合 (Sequential Integration)：先完成底層電晶體，再透過晶圓接合 (Wafer Bonding) 把上層通道材料轉移上去，接著製作上層電晶體。
這種作法帶來數項製程與整合上的好處：
- 前段製程 (Front-End-Of-The-Line, FEOL) 可維持較低的深寬比 (aspect ratio)，有助於降低製程難度。
- 替換金屬閘極 (Replacement Metal Gate, RMG) 、多重臨界電壓 (Multi-Vt) 圖案化與源汲極 (Source-Drain, SD) 磊晶製程得以簡化。
- 由於上下通道分開製作，NFET 與 PFET 可各自最佳化載子遷移率；IBM 在設計評估中採用 Si(001) 做 NFET 、 Si(110) 做 PFET 通道。
交錯式通道：撐出微縮空間的設計巧思
NanoStack 最具差異性的特徵，是上下通道沿閘極方向「交錯 (Staggered)」排列，而非上下對齊。交錯排列讓正面訊號接點與背面供電接點能分別直接連到上、下電晶體的源汲極端子，把單元中未用於通道寬度的多餘空間壓到最小。
根據論文數據，在 4 軌 (4-track) 的單元定義下，交錯式設計相較對齊式 (Aligned) 設計可帶來約 65% 的有效通道寬度 (Weff) 增益。此外，循序整合中上下閘極本就分離，藉由閘極合併 (Gate Merge) 與閘極分割 (Gate Split) 的彈性配置，還能在區塊層級再取得 5～10% 的面積微縮。
讓堆疊成真的三項關鍵製程
NanoStack 能否量產，取決於三項製程突破：
- 耐高溫的底層電晶體閘極堆疊：CMOS 製程仍需高溫進行閘極可靠度退火、源汲極磊晶 (Source-Drain epitaxy) 與部分沉積，這些熱預算會影響底層電晶體，導致傳統 RMG 高介電常數金屬閘極 (High-k Metal Gate, HKMG) 出現臨界電壓偏移、閘極漏電上升與界面氧化層再生長。 IBM 將閘極優先 (Gate-First)HKMG 技術的概念導入 NFET 的 RMG 閘極堆疊，解決了上述問題。
- 薄介電質接合：上下電晶體之間的垂直間距越小，中段製程 (Middle-Of-Line, MOL) 的縱深比與元件效能越好；垂直間距每縮小 10nm，單元等效電容 (Ceff) 約可降低 2.5% 。 IBM 以掃描聲學顯微鏡確認了無孔洞的晶圓接合，接合氧化層厚度低於 30nm，背面減薄模組在 300mm 晶圓上的厚度變異約為±1.5nm 。
- 整合式 CMOS 驗證：IBM 第一個展示了完整整合的 NanoStack CMOS 。以每元件 3 層通道的 NFET-on-PFET 為例，上層 PFET 與下層 NFET 都有優異的次臨界擺幅 (Subthreshold Slope, SS)，分別為 70mV/dec 與 68mV/dec，並做出可運作的 CMOS 反相器。在可靠度方面，上層 PFET 的負偏壓溫度不穩定性 (Negative Bias Temperature Instability, NBTI) 與下層 NFET 的閘極介電崩潰電壓，都與未堆疊的奈米片基準相當或更佳。
效能與微縮數據
以 4 軌交錯式設計的 NanoStack 7A 為例，相較於 2nm 奈米片世代：
- 面積微縮約 50% 。
- 相同功耗下效能提升約 50%，或相同效能下功耗降低約 70% 。
下表整理三種設計的關鍵指標（單位皆為 nm，軌高除外）：
| 節點 | 架構 | CPP | 單元高度 | Mx 間距 | 軌高 |
|---|---|---|---|---|---|
| 2nm | 奈米片 (Nanosheet) | 45～48 | 120～140 | 20～24 | 6 |
| 7A | 堆疊式 FET（對齊） | 45～48 | 80～90 | 16～18 | 5 |
| 7A | NanoStack（交錯） | 42～45 | 64～72 | 16～18 | 4 |
SRAM 也受惠：閘極合併與位元單元微縮
邏輯單元近年靠 BEOL 金屬間距微縮持續縮小，但 SRAM 位元單元 (Bitcell) 的高度與面積微縮幾乎停滯。 NanoStack 的循序堆疊替 SRAM 帶來新的微縮路徑，其中關鍵是連接上拉 (Pull-Up, PU) 與下拉 (Pull-Down, PD) 電晶體閘極的閘極合併 (Gate Merge) 結構。
IBM 第一個在矽晶圓上做出這個閘極合併結構，且與底層閘極之間達到良好對準。設計上，NFET 置於底層（利用其耐高溫閘極堆疊優勢）並作為通閘 (Pass Gate, PG)，VCC 與 VSS 採分置兩側以避免高縱深比的穿層導孔，位元線 (Bit Line, BL) 則走背面以改善電阻與電容。
透過交錯式通道把上層主動區往單元中心偏移 10nm，可在單元高度上省下 20nm；在現有微影能力（底層間距 50nm 、上層間距 30nm 、閘極切割 20nm）下，位元單元高度可較目前最先進的非堆疊單元縮減超過 40% 。模擬也顯示，NanoStack 的字線 (Word Line, WL) 效能改善、位元線效能則與非堆疊奈米片相當，單元高度比約為 0.6 倍。
對企業 IT 的意義
這條路線圖的價值不在單一節點，而在於它讓邏輯與 SRAM 在 2nm 之後仍有清晰的微縮與能效改善路徑：
- 若這類製程最終進入商用處理器與加速器，更高的電晶體密度與能效，將有機會改善資料中心在運算密度、電力與散熱方面的限制。
- 相同效能下約 70% 的功耗降低空間，對資料中心的電力與散熱成本是長期利多。
- 若依 IBM 技術藍圖的時間軸觀察，相關架構會在 2030 年代逐步扮演更重要角色；IT 基礎設施的長期規劃，可將埃米尺度節點的能效曲線納入觀察。
技術藍圖：2025 到 2040
IBM 將電晶體微縮的延續寄望於架構創新而非單純尺寸縮小：背面供電、 High-NA EUV 、 3D 循序整合與多層堆疊將接力推動密度提升，讓摩爾定律在埃米時代延續。 NanoStack 作為跨越 1nm 的核心架構，已在邏輯與 SRAM 兩個層面完成關鍵製程與電性驗證，為 7Å節點及更先進世代奠定基礎。